임베디드 PCB 시장 열린다.
임베디드 PCB 시장 열린다
ET News [전자신문] 기사입력 2008-11-1918일 업계에 따르면 삼성전기·LG마이크론 등 PCB 기업들은 3대 수동 소자인 저항기, 커패시터 등을 내장한 임베디드 제품을 선보인 데 이어 최근 IC칩도 PCB 안에 넣은 차세대 PCB인 임베디드 제품을 샘플 형태로 출시했거나 제품 개발을 본격 진행하고 있다.
삼선전기(대표 강호문)는 저항기, 커패시터 등 소자를 내장한 임베디드 PCB 기술을 확보한 데 이어 IC칩도 함께 내장한 임베디드 제품을 샘플로 출시, 휴대폰 셋트 업체와 테스트 중에 있다. 이 회사는 IC칩 4∼6개를 PCB에 내장한 메인 PCB를 개발, 테스트를 마치고 내년 상반기 내 휴대폰 PCB 시장을 타깃으로 임베디드 제품을 본격 양산한다. 삼성전기 관계자는 “저항기·커패시터·IC칩을 PCB 위에 실장하지 않고 PCB에 내장하면 실장 부품 수를 줄일 수 있을 뿐 만 아니라 PCB 두께도 20% 이상 줄이는 효과가 있다”며 “내년 휴대폰 셋트 업체를 중심으로 임베디드 PCB 수요가 점차 증가할 것”으로 기대했다.
한국인쇄회로기판협회(KPCA) 관계자는 “일본 PCB 기업들은 내년부터 휴대폰·노트북 등 시스템 업체를 중심으로 임베디드 PCB 수요가 본격 형성할 것으로 기대했다”고 말했다. 이 관계자는 또 “임베디드 PCB에 대한 시스템 업체들의 관심이 높아지는데다 PCB 기업들이 이미 임베디드 PCB 기술을 확보하면서 내년 임베디드 PCB 수요를 견인할 것으로 기대한다”고 덧붙였다.
안수민기자 smahn@etnews.co.kr
서한기자 hseo@etnews.co.kr
삼성전기는 23일 반도체가 내장된 휴대폰 및 반도체용 임베디드 기판을 개발하고 내년 상반기부터 양산한다고 밝혔다. 이 기판은 기판 내부의 층과 층 사이에 반도체가 내장돼 있어 육안으로는 반도체 장착 여부를 알 수 없는 블랙박스형 구조다. 통상 우리 주변에서 빌트인 가전이 설치된 벽면과 흡사하다고 볼 수 있다.
현재 업계에서는 완성된 기판 위에 와이어본딩 또는 납땜(솔더링)으로 반도체를 장착하고 있다. 반면 임베디드 기판은 기판 제작과정중 반도체를 기판 내부에 삽입하는 방식을 적용해 기판 제작시간 및 비용을 크게 줄일 수 있다. 또 반도체가 기판위에 장착되는 기존 기판보다 두께나 크기를 30% 이상 줄일 수 있어 전자기기의 경박단소화, 다기능화에 크게 기여할 것으로 기대되고 있다.
메모리 분야에 강세를 보이는 국내 반도체 산업의 특성상 패키징 기술 또한 다수의 메모리를 하나의 칩에 패키징하는 것에 있어선 일가를 이룬 것으로 보인다. 삼성전자는 1.4mm 두께의 패키지 안에 16개의 메모리 칩을 적층 방식으로 패키징하여 16Gbit의 고용량 메모리를 구현한 바 있으며 그 집적도는 꾸준하게 늘어나는 중이다.
하지만 최근의 패키징 기술은 메모리 칩의 적층뿐만 아니라 메모리와 로직, 아날로그 칩과 수동소자까지 하나의 패키지 안에 담기 위해 노력하고 있다. 이와 같은 시스템 패키지 기술은 메인보드 상에서 구현되던 서브 시스템을 패키지 레벨에서 구현하거나 더 나아가 SoC 구현이 어려운 부분을 대체하면서 각광받고 있다.
소니 반도체 사업부의 카츠오 니시야마(Kazuo Nishiyama) 수석 엔지니어는 "SoC의 개념이 처음 소개됐을 당시 SoC에 대한 기대감은 상당히 컸으며 현재도 기술적으로 다양한 시도가 계속되고 있다"면서, "하지만 현재의 기술로는 SoC로 시스템을 완전히 구현하는데 한계에 달한 것으로 보인다"고 지적했다. 또한 그는 "패키징 기술의 발전을 통해서 무어의 법칙을 뛰어넘는 속도로 전체 시스템의 집적도를 향상 시킬 수 있을 것"이라고 전망했다.
SoC의 경우 원칩화로 얻을 수 있는 소형화의 장점과 최적화된 조합에서 오는 뛰어난 성능, 그리고 낮은 전력소모 등에서 월등한 장점을 제공한다. 하지만 높은 개발 비용과 장시간의 개발기간, 시스템 유연성 등이 떨어진다. 이는 SoB(Sysyem on Board)의 장단점과 서로 상충되는 부분이기도 한데, SiP(System in Package)의 경우 SoC와 SoB의 절충안으로 최적의 선택이 될 수 있다. (그림1)
특히 패키징 기술은 사용자가 원하는 애플리케이션 타겟에 따라 다양한 칩의 구성이 가능하기 때문에 높은 유연성과 저비용 구현이 가능하다.
니시야마 수석 엔지니어는 "패키징 기술이 다양화 되면서 타겟 애플리케이션 별로 적합한 패키지를 선택하는 것이 중요하다"면서, "일례로 휴대폰용 칩에 적용되는 패키지를 보면 소형화, 슬림화를 위해 QFN (Quad Flat No-Lead Package)과 FBGA(Fine BGA), WLP(Wafer Level Package) 등으로 변화되면서 적용되고 있다"고 설명했다(표 참조). 아직까지는 비용효율이 높은 와이어 본딩이 적용된 QFP가 가장 많은 출하 실적을 보이고 있지만 향후에는 QFN이나 BGA 방식이 빠르게 늘어날 것으로 보인다. (그림2)
패키징 기술 다변화
앰코테크놀로지코리아의 기술연구소 제품개발팀 김재동 팀장은 "베어 칩과 서브스트레이트 그리고 PCB에 적용되는 기술들 사이에서 유사성이 커지면서 각각의 기술 간 컨버전스가 일어나고 있다"면서, "일례로 패키지 서브스트레이트에 수동소자 등을 내장하는 임베디드 패키징 기술의 경우 실리콘 웨이퍼의 생산공정과 유사한 레이어 단위의 기술이 적용되고 있다"고 설명했다.
패키징 기술은 고성능화 및 I/O의 증가, 소형화 및 저가격화 등의 요구에 따라 3단계의 진화 형태를 나타내고 있다(그림3). 소형화를 기준으로 하는 1세대는 리드프레임(Lead Frame) 방식의 패키지로서 DIP(Dual Inline Package)로부터 SOJ(Small Outline J Lead)와 QFP로 발전되면서 삽입 실장(Through Hole Mounting) 방식에서 표면실장(Surface Mounting) 방식으로 변화하고 있다.
또한 I/O의 증가와 고성능화를 기준으로 하는 2세대는 BGA(Ball Grid Array) 방식의 패키지로서 핀의 병렬 배열구조를 바꾸어 전체 패키지의 면적을 모두 활용하는 어레이 형태를 꼽을 수 있다. 이 같은 방식은 I/O 핀의 수를 대폭 증가시켜서 고속, 고성능 반도체의 구현을 가능하게 하였다. 여기에 패키지 소형화와 칩의 미세공정화에 따라 CSP(Chip Scale Package)와 플립칩(Flip Chip) 본딩 방식이 추가되었다.
플립칩 본딩은 칩의 둘레에 위치한 패드(Pad)를 칩 면전 전체로 분산시켜서 그 위에 미세한 솔더 범프를 형성, 기판과 결합하는 방식이다. 와이어 본딩으로 구현하기 어려운 6백 핀 이상의 높은 핀 수 구현이 가능하며 저항과 인덕턴스 등을 줄일 수 있어 고속 칩에 적합하다.
이처럼 1세대와 2세대 패키징 기술이 소형화, 고밀도화 등에 중심을 두었다면 최근의 패키징 기술 발전은 패키지 레벨에서 시스템을 구성하는 SiP를 목표로 하고 있다. 이를 위해 SiP는 적층(Stack) 기술이나 칩과 함께 수동,능동소자를 내장하는 임베디드 패키징, TSV(Through Silicon Via) 등의 3D 구조를 구현하는 방식으로 발전하고 있다.
PoP, 휴대폰 통해 빠른 성장
테크서치(TechSearch)의 발표에 따르면 지난 2006년 전세계에서 약 6천7백만 개의 PoP(Package on Package) 패키지 타입 제품이 출하되었다. 또한 PoP 시장은 2007년, 2008년에 각각 전년대비 두 배의 성장률을 보일 것이며, 2010년까지 강한 성장률을 유지할 것으로 전망하고 있다.
특히 PoP는 보다 소형화, 고성능화 되고 있는 휴대폰 분야에서 적용되면서 빠르게 성장할 것으로 예상된다. 테크서치의 발표에서는 "스택 다이 패키지도 많은 장점을 가지고 있지만, 메모리뿐만 아니라 로직을 포함시키거나 패키징 과정에서의 문제점을 해결하는데 있어서는 PoP 방식이 더 우수하다"고 평가하고 있다.
S-CSP(Stacked CSP)에서 PoP로 변환하기 위해서는 높이를 낮추는 것이 관건이다. 이를 위해서는 와이어 본딩과 플립칩 기술이 혼합되어야 하며, 범프의 크기와 피치를 줄여야 한다(사진 참조).
김재동 팀장은 "신호 처리 및 메모리 용량의 증가에 대한 요구와 휴대폰의 소형화, 저가격화 압력이 더해지면서 그 해답으로 PoP 솔루션이 등장하게 되었다"면서, "이를 통해 좀더 높은 레벨의 적층 및 최적화된 소싱을 가능하게 하여 설계의 유연성을 강화하고 더욱 신속한 제품출시가 가능하다"고 설명했다.
PoP는 표준화된 구조를 통해서 로직과 메모리의 상호연결을 위해 고안된 vfBGA(very thin fine pitch BGA) 패키지들의 스택킹을 가능하게 하는 기술이다(그림4). 따라서 PoP는 완성된 패키지 제품을 솔더 배선을 통해서 3D 적층하는 방식으로 이미 성능이 검증된 제품을 재조합하는 것으로 볼 수 있다. 이는 최종 제품의 수율을 향상시킬 수 있음을 의미하며 설계 및 생산 과정에서 유연성도 높일 수 있다.
앰코테크놀로지는 PSvfBGA(Package Stackable very thin fine pitch BGA)라고 명명된 PoP 솔루션을 제공하고 있다. 김 팀장은 "PSvfBGA 플랫폼을 통해서 플립칩 또는 다이 스택킹 구조를 가진 고밀도 하층 패키지와 상층의 메모리 패키지를 조합하여 종합적인 3D 솔루션을 제공할 수 있다"고 덧붙였다.
패키징 신소재 필요
향후에는 PoP와 S-CSP의 장점을 결합한 PiP(Package in Package)나 플립칩과 와이어 본딩 방식을 결합한 FCS-CSP(Flip Chip Stacked-CSP) 등이 시스템 패키징 구현을 기술로 본격화 될 것으로 보인다. 또한 차세대 패키지 기술로는 패키지 서브스트레이트 내부에 IC와 수동소자를 내장하는 임베디드 기술과 실리콘 비아를 통해 칩간 연결을 이루는 TSV (Through Silicon Via) 기술 등이 있다.
김재동 팀장은 "나노공정의 도입 본격화로 인해 나노 소재에 대한 연구, 개발이 활발한 상황"이라면서, "이 같은 나노 신소재에 대한 요구는 칩 레벨 뿐만 아니라 패키징 레벨에서도 거세지고 있다. 이를 위해서는 패키징 재료의 개발이 패키징 기술보다 선행되어야 한다"고 강조했다.
일례로 플립 칩 기술에서 범프를 고정해주는 언더필(Underfill) 재료의 경우 현재 사용되는 재료의 물성으로는 피치를 줄이는데 한계가 있다. 따라서 미세 피치를 구현할 있도록 초소형화가 가능한 범프와 언더필 재료, 열을 효과적으로 발산할 수 있는 열적 성질이 우수한 재료 등의 수많은 신소재가 필요한 시점이다.
특히 RoHS의 시행으로 인해 그린 패키지에 대한 연구도 활발해지고 있는데 이를 위해서는 친환경 신소재가 절대적으로 필요하다. 현재 RoHS의 규정을 살펴보면 솔더링 등의 칩 외부 소재와 달리 패키징 내부의 유해 물질에 대해서는 2010년까지 그 적용이 유예된 상황이다. 이는 결국 친환경 패키징 소재에 대한 기술적인 벽을 환경규제 안에서도 인정하고 있다는 것을 의미한다. 특히 플립 칩 범프의 경우 물성을 만족시키는 신소재를 찾는 것이 급선무이다.
글_최정선 기자(ain@doobee.com)