반도체 실리콘 관통전극 TSV (Through Silicon Via) 기술

실리콘 관통전극을 이용한 반도체

일반적인 실리콘 관통전극(TSV, Through Silicon Via) 공정은 레이저 천공이나 화학적 식각을 이용하여 웨이퍼에 구멍을 뚫은 후 도금 방식을 이용하여 구멍을 메우는 방법을 사용한다. 정렬 및 부산물 처리 문제로 레이저 천공보다 화학적 식각 방법을 선호하며, 대표적으로 DRIE(Deep Reactive Ion Etching)를 이용한다.

 

반도체 TSV (Through Silicon Via)용 DRIE etcher 기술
- 3D IC 패키징 (TSV) 및 DTI (Deep Trench Isolation)기술에 사용되는 DRIE Etcher 장비 및 테스트 솔루션 기술이 적용되고 있으며,
- 3D IC 패키징의 TSV를 구현하는 방법으로는 레이저 방식보다는 드라이 에칭 방식이 유력. 에칭방식은 속도가 느린 단점을 갖고 있으나, Wafer에 큰 영향을 주지 않기 때문에 안정적으로 구현이 가능. 따라서 현재 주요 업체들이 개발 중인 방식은 식각과 증착을 순차적으로 진행하는 보쉬 에칭 방식이 유력한 상황
- 이에 따라 DRIE etcher 성장성이 기대됨. 기존 MEMS 용으로 사용되던 장비를 반도체용으로 업그레이드하여 진행 중

기술개요                   

지난 30~40년간 실리콘 반도체 칩의 집적도는 소위 무어의 법칙에 따라 1.5~2년에 2배 정도로 기하급수적으로 증가해 왔다. 그러나 집적도를 높이기 위해 최소 배선 폭을 줄이는 방법은 점차 물리적 한계에 도달하게 되고 경제성 측면에서도 적합하지 않게 되었다. 현재 반도체 칩 자체의 집적도를 높이는 방법 외에 칩들을 와이어 본딩을 이용하여 적층하는 방식, 패키지를 적층하는 방식 등이 사용되고 있으며, 2006년경부터 실리콘 관통전극(TSV, Through Silicon Via)을 이용하여 3차원 집적회로(3D IC)를 상용화하는 기술개발이 활발히 진행되고 있다.

TSV를 이용한 3D 집적                
TSV를 이용한 3D 집적은 능동 전자 소자로 구성된 두 개 이상의 층을 와이어 본딩 등을 사용하지 않고 수직으로 집적 연결하여 하나의 소자를 만드는 것이다(그림 1). 

실리콘 관통전극은 용어가 의미하는 대로 실리콘 웨이퍼의 상하를 직접 관통하는 전극으로, 적층된 웨이퍼 간에 최적화된 신호의 전송경로를 제공하며, 와이어 본딩 영역이 필요 없어 패키지의 경박 단소화에 가장 유리하다. 그림 2는 실리콘 기판에 형성된 TSV의 단면도이다.



일반적인 TSV 공정은 레이저 천공이나 화학적 식각을 이용하여 웨이퍼에 구멍을 뚫은 후 도금 방식을 이용하여 구멍을 메우는 방법을 사용한다. 정렬 및 부산물 처리 문제로 레이저 천공보다 화학적 식각 방법을 선호하며, 대표적으로 DRIE(Deep Reactive Ion Etching)를 이용한다.
DRIE는 플라즈마를 이용하여 실리콘 웨이퍼에 수직으로 구멍을 뚫고 구멍을 금속으로 채우게 되는데, 구리가 가장 많이 사용된다. 우선 구리 도금을 위해 구멍 내부에 3층으로 이루어진 시드(seed) 층을 형성한다. 시드 층은 구리와 실리콘 사이의 절연을 위한 유전체 층, 실리콘에 치명적인 구리가 확산되지 않도록 하기 위한 접착/확산방지 층, 구리 도금을 위한 구리 시드 층의 순서로 구멍 내벽에 형성된다. 이와 같은 기본적인 공정들 이외에 포토 마스크 공정, 웨이퍼 박화(thinning) 공정, 평탄화 공정(CMP), 얇은 웨이퍼를 이동시키기 위한 웨이퍼 본딩/디본딩 공정 등이 추가된다.



그림 3은 3D 집적의 변화를 나타낸다. 1980년대 초에는 TSV와 플립칩(flip-chip) 솔더 범프를 사용하여 칩을 적층하는 3D IC 집적과 범프 없이 TSV만 사용하여 웨이퍼를 적층하는 3D Si 집적의 두 개의 기술적 흐름이 있었다.

3D Si 집적의 개요 및 전망�� �               
기본적으로 3D Si 집적을 위한 방법은 WOW(Wafer-On-Wafer)로 수율 확보가 가장 큰 관건이다(예를 들어, 불량 칩과 양품 칩이 불가피하게 본딩되어 수율이 저하된다). 또한 웨이퍼 간의 간격이 없거나 너무 좁아 열관리가 큰 문제가 된다. 표면의 청결도나 평탄도, 클린룸의 미세 입자 등급 등 3D Si 집적을 위한 본딩 조건은 아주 높은 수준을 필요로 한다.
3D IC 집적에 비해 3D Si 집적은 우수한 전기적 성능, 저전력, 두께, 경량, 대량 생산성 등에서 유리한 것으로 생각되어 초기에는 3D Si 집적을 선호했다. 그러나 3D Si 집적기술을 이용하여 제품을 제조하기 위해서는 아직 해결해야 할 과제가 산적해 있다. 열관리, 비아 형성, 박형 웨이퍼 취급 외에도 설계 및 공정 파라미터 최적화, 본딩 환경, W2W 본딩 정렬, 웨이퍼 뒤틀림, 웨이퍼 휨, 검사, 결합 신뢰성, 제조 수율 등에 대한 연구 개발이 필요하다.
기술적인 문제 외에 EDA(Electronic Design Automation)도 준비가 요원하다. 업계에서는 3D Si 집적을 위한 표준화나 인프라 구축 등이 시급히 필요하다. 향후 10년은 3D Si 집적 기술을 이용하여 양산을 하기 위해서는 많은 어려움이 있을 것이다.

3D IC 집적의 개요 및 전망�� ��� �                
3D Si 집적과 달리 3D IC 집적은 TSV 및 마이크로 범프를 이용하여 무어의 법칙을 따르는 어떠한 칩들도 3차원으로 적층할 수 있다. 30년 전과는 달리 현재 대부분의 사람들은 3D IC 집적을 선호한다. 기본적으로 3D IC 집적에는 두 가지가 있다. 하나는 메모리 칩 적층, 다른 하나는 인터포저(interposer)이다.



가. 메모리 칩 적층 (3D IC 집적)               
그림 4는 삼성의 메모리 칩 적층의 예이다. 50㎛ 두께의 8개의 메모리 칩들이 TSV와 마이크로 범프를 이용하여 적층된다. 메모리 적층은 용량을 늘리기 위한 것으로 이종 기능 집적에 비해 비교적 간단하다고 할 수 있다.



나. 능동 인터포저 (3D IC 집적)          
TSV는 로직, 마이크로프로세서, 와이드 I/O 인터페이스를 가진 메모리와 같은 능동 인터포저에 사용될 수 있다. 그림 5는 고전력, 다핀, 미세 피치 CPU와 최대 밴드 폭 및 저전력 메모리 칩을 적층한 궁극적인 목표를 나타낸다. Memory/Logic과 CPU/Logic 두 개의 칩을 유기물 기판에 수평적으로 배치하는 것에 비해 면적과 크기가 작고, 고성능, 저비용을 실현할 수 있다. 이 경우 CPU는 능동 TSV의 역할을 한다. 그러나 CPU와 메모리칩의 소자의 고밀도와 회로의 복잡성 때문에 비아-미들(via-middle) 또는 비아-라스트(via-last) 공정을 이용하여 TSV를 뚫을 공간을 확보하는 것은 매우 어렵다. 또한 크기나 핀 수가 다른 CPU와 메모리칩을 부착시키기 위해서는 설계의 자유도나 성능에 제약이 있을 수 있다.
가장 중요한 것은 수율 감소에 의한 추가적인 비용을 감당하기 위해 TSV 제조 수율이 99.99% 이상으로 높아야 한다. 또한 앞뒷면 금속 공정, 웨이퍼 임시 본딩 및 제거, CPU 웨이퍼의 박화 등에 따르는 수율 감소는 간접비용을 증가시킨다. 따라서 수동 TSV 인터포저를 이용하여 메모리칩과 TSV가 없는 CPU를 3차원 형태로 결합하는 것이 경제적일 수 있으며, 열관리에도 보다 용이하고 효과적이다.

다. 수동 인터포저 (2.5D IC 집적)      
TSV는 초미세 피치, 다핀, 고전력, 고밀도의 무어의 법칙 IC 칩을 지원하는 수동 인터포저에도 사용될 수 있다. 칩의 미세 피치 패드 어레이를 간단하고 얇은, 빌드업 층을 가지지 않은 유기물 기판상의 비교적 큰 피치의 패드에 재배치하기 위해서는 중간 기판(수동 TSV 인터포저)이 필요하다. 그림 6의 패키지 시스템을 2.5D IC 집적 SiP라 한다.



라. 수동 인터포저 (3D IC 집적)        
저비용 방열 3D IC 집적 SiP의 실현을 위해서는 수동 TSV 인터포저를 통한 칩 간 연결을 사용한다. 능동 칩에 구멍을 내는 대신 수동 TSV 인터포저를 가진 기존의 칩을 사용하므로 아주 경제적일 수 있다. 또한 능동 칩을 얇게 하거나 금속화가 필요 없으며, 능동 웨이퍼에 지지 웨이퍼를 임시 본딩하고 제거할 필요가 없다. 이와 같이 수동 인터포저가 3D IC 집적 SiP의 가장 유효한 수단이라 할 수 있다.



3D IC 집적 SiP(그림 7)의 특징은 고밀도 TSV, RDL, IPD를 가진 실리콘 인터포저이다. 이 인터포저는 서로 다른 피치, 크기, 위치의 패드를 가진 다양한 무어 칩을 연결한다. MPU, GPU, ASIC, DSP, MCU, RF, 고전력 메모리와 같은 모든 고전력 칩들은 플립 칩 형태로 TSV 인터포저의 상부에 위치하여 열 방출을 용이하게 하며, MEMS, MOEMS, CIS, 메모리 등의 저전력 칩들은 플립 칩 또는 와이어 본딩 형태로 인터포저의 하부에 부착된다. 3D IC 집적 SiP는 전자산업계에서 15년 이상 사용된 표준 페이스다운 PBGA이므로 아주 매력적이다.

연구개발 동향    

TSV 기술                
전 세계적으로 TSV를 개발하고 있는 곳은 Elpida, Fraunhofer IZM, Georgia Tech, HKUST, IBM, IMEC, IME, Infineon, Intel, KAIST, Micron, NEC, Oki, Qualcomm, RPI, 삼성전자, Tessera, TSMC, Xilinx, Ziptronix, 등을 포함한 산업계, 학교, 연구소 등 40여 곳에 이른다. 이미 해상도가 낮은 저가형 CMOS 이미지 센서에는 TSV가 적용되고 있으며, 메모리나 로직에 TSV를 적용한 제품의 양산을 위해 여러 업체들이 원가절감 및 신뢰성 확보에 전력을 다하고 있다.
웨이퍼 천공(drilling), 비아 충진(via filling), 웨이퍼 박화 등의 TSV 기본 공정을 가장 먼저 정립한 업체는 Tru-Si Technologies로 이에 대한 원천 특허를 많이 확보하고 있다. TSV를 개발하기 위해서는 디자인에서부터 구멍을 뚫고, 채우고, 검사까지 모든 부분에 있어 인프라 구축 및 선행되어야 할 과제가 많다.
얇은 웨이퍼를 다루고 연삭하는 공정 개발을 위해 많은 업체들이 활발히 연구를 진행 중이다. 얇아진 웨이퍼는 휨이 심해 비아 내부의 응력을 증가시킨다. 웨이퍼를 캐리어 웨이퍼에 부착하여 공정을 진행하는 방법이 대세를 이루고 있으나 웨이퍼를 붙이고 떼는 과정에서 수율 저하를 막는 것이 관건이다. 얇은 칩을 적층하는 다양한 방법이 시도되고 있다.
TSV로 연결된 적층 칩의 검사 방법에 대한 연구도 활발히 진행되고 있다. 기존의 탐침보다 더 작은 범프와 피치에 대응해야 하는 점과 적층된 3D 메모리칩의 KGP(Known Good Package) 검사를 수행하기 위한 인프라 구축이 IDM 업체들을 중심으로 준비되고 있다. 
Elpida는 2009년에 1Gb DRAM 8개를 쌓은 8Gb TSV 제품을 선보였다. 2010년에는 2Gb 칩 8개를 TSV로 연결한 16Gb 제품을 내놓았다. 2011년 말을 목표로 GPU 위에 적층될 ultra-wide I/O GDDR5를 TSV로 준비하고 있다.



IBM은 2008년부터 무선통신에 사용되는 파워 앰프 소자와 마이크로프로세서의 그라운드용 TSV 기술 개발을 완료했다. Cisco와 함께 CPU 위에 TSV로 캐시 메모리를 연결하는 기술개발을 진행하여 완료단계에 도달한 것으로 보인다. 
Intel 역시 CPU 위에 TSV 와이드 I/O로 메모리를 연결하는 제품의 양산화를 2012년 목표로 준비 중이다. 캐시 메모리로 고속 메모리를 올리는 경우와 전원 차단 시 데이터 저장이 가능한 비휘발성 메모리를 올리는 경우 모두를 준비하고 있다. 
Qualcomm은 휴대전화에 들어가는 베이스밴드 프로세서 위에 TSV로 메모리를 올리는 기술을 개발 중이다. 또한 RF를 포함한 무선 칩에 TSV를 적용하여 전원과 그라운드를 연결해서 고주파 성능을 향상시키는 방안도 병행하고 있다. 애플리케이션과 베이스밴드 프로세서를 TSV 인터포저를 이용해 모듈화하는 부품 개발도 진행 중인 것으로 파악되었다. 



Alchimer는 새로운 저가 습식 도금 공정인 일렉트로그래프팅(electrografting) 공정을 개발하여 절연층, 확산 방지층, 구리 시드 층을 높은 접착력으로 형성할 수 있는 방법을 소개하고 있다. 비아의 내면이 BOSCH 공정으로 굴곡이 있어도 균일하고 연속된 층을 형성할 수 있는 방법으로 각광받고 있다. 최초의 TSV 파운드리인 Allvia는 실리콘 인터포저의 개발 및 신뢰성 실험까지 가장 먼저 마친 상태이다.




도시바는 TSV 기술을 CMOS 이미지센서에 적용하여 2008년부터 생산 중에 있다. TSV 전극이 붙은 칩을 제조하는 것으로 웨이퍼 상태에서 카메라 모듈 부품의 실장 조립을 가능하게 한다. TSV 기술의 고성능화 응용으로 3차원 셀 적층 기술 BiCS(Bit-Cost Scalable)를 발표하고 있다. BiCS는 실리콘 기판 위에 NAND 플래시메모리 셀을 세로방향으로 적층하는 기술로 특히 저비용화, 제조공정의 단순화가 특징이다. 복수의 게이트 전극막과 층간 절연막을 상호 결합한 후에 상층부터 하층까지 구멍을 관통시킨다. 그 구멍에 불순물을 포함한 실리콘을 채우는 것으로서 세로로 정렬한 메모리 셀의 구조를 일괄해서 제조하는 것이 가능하도록 하는 것이다.
Renesas Technology의 TSV 기술은 개발 단계이다. 다칩 적층 SiP의 고성능화 수단으로 개발을 진행하고 있다. 목표는 10층 적층의 대용량 고속 메모리의 실현이다.
NEC의 TSV 기술은 개발단계에 있다. 휴대전화, 디지털 카메라, 비디오카메라, 모바일 PC 탑재용 소자의 개발을 진행하고 있다. TSV에 의해 소형/고속 접근이 가능한 대용량 메모리의 실현을 목표로 한다.
Oki 전기공업은 자사의 WL-CSP기술을 활용하여 2007년 1월부터 관통전극 부착 이미지센서 ‘ZyCSP’ 제품의 개발/생산에 대해 자이큐브와 협력 하고 있다. ‘ZyCSP’는 자이큐브의 독자 개발 기술로서 이미지센서 웨이퍼에 관통 구멍을 만들고 배선 기술을 이용하여 3차원화 하는 것으로 세계 최초로 0.6nm 이하의 박형 고밀도 실장을 가능하게 하고 있다.
ST Microelectronics는 TSV 기술에 관해 ‘2μm 이하의 필수 기술’로서 적극적으로 개발을 추진하고 있다. 2007년부터 참가해 온 IBM주도의 Common Process Platform Alliance에서 공동개발을 진행하는 한편, 벨기에 IMEC의 3D 패키지 기술의 공동개발 프로그램에도 참가하여 개발을 진행하고 있다.

실리콘 인터포저                 
지난 수년간 2.5D IC 집적에 대해 IBM, IMEC, Fraunhofer IZM, Leti, AIST, KAIST, ALLVIA, Nokia, STATSChipPAC, ASE, NEC-Schott, UTAC, IPDiA, DNP, Shinko, GIT, IME 등에서 많은 논문이 발표되었다. 보고된 대부분의 수동 인터포저는 실리콘으로 만들고 TSV는 구리로 채워진다. IZM과 GIT는 잠재적 틈새시장용으로 유리 인터포저를 제시했다. 텅스텐, 폴리머, 솔더, 탄소나노튜브와 같은 충진재도 보고되었다. 열 관리를 위한 마이크로 채널과 전기적 연결을 위한 TSV를 가진 수동 인터포저도 보고되었다.
Xilinx는 TSMC와 함께 4개의 FPGA 칩을 하나의 인터포저에 나란히 놓는 제품을 준비하고 있다. 칩과 인터포저는 구리 기둥 범프로 연결하고 180μm 피치에 지름이 10μm인 TSV 인터포저를 통해 플립칩 솔더 범프로 기판과 연결된다.
IBM은 Semtech과 함께 두 종류의 논리를 하나의 인터포저로 연결하는 제품을 개발 중이다. 인터포저 윗면에 1층 금속으로 재 배선되어 있으며 광통신 부품과 RF SiP에 적용될 기술로 소개하고 있다.  

 

반도체기술 진화에 장비업체 주식 ‘들썩’

기사입력 2014-03-05 17:12기사수정 2014-03-05 17:12

 

3차원 신공법 확대 따라 반도체 관련주 ‘부각’ 장비 국산화 업체 주목
반도체 제조공법이 3차원(3D) 구조로 진화하면서 관련 장비업체도 주식시장에서 주목을 받고 있다.

5일 금융투자업계에 따르면 삼성전자, SK하이닉스 등 반도체 업체는 3D낸드에 이어 실리콘관통전극(TSV) 기술 적용을 확대할 계획이다.

관통전극형(Through Silicon Via) 칩, TSV는 웨이퍼와 웨이퍼, 칩과 칩을 쌓고 구멍을 뚫어 관통하는 기술이다. TSV로 반도체를 제조하면 전력이 기존 방식보다 절반 이상 절감되고 칩 크기도 35%가량 축소할 수 있다. 또 이종칩 간 연결과 원칩(One-chip)화가 용이하다.

이처럼 반도체 제조기술이 진화하면 식각(DRIE etch), 웨이퍼표면 평탄화(CMP) 등의 전공정도 중요해진다. 시장에선 관련 종목으로 기가레인, 케이씨텍, 테스, 원익IPS 등이 수혜주로 꼽힌다.

반도체 후공정 분야에선 기존 방식보다 난이도가 높은 박막 웨이퍼 절단 기술과 미세패키징, 레이저커팅 등이 핵심 기술로 부각된다. 이오테크닉스, 한미반도체, 피에스케이 등이 관련주로 부각되고 있다.

이세철 우리투자증권 연구원은 "D램의 기술 개발 방향은 TSV라고 볼 수 있다.

TSV는 제품 통합을 추구하기 때문에 반도체 시장 가치 사슬에도 변화가 발생한다"고 전망했다.

지난해 12월 코스닥에 상장한 기가레인은 국내 유일의 반도체 TSV용 이온에칭 장비업체다. 올해 매출액 1313억원(전년 대비 38%), 영업이익 186억원(46%)으로 전망된다.

이 연구원은 "TSV를 구현하는 드라이 에칭 방식을 보유한 기가레인은 반도체 공법 변화에 유리한 위치에 있다"며 "또한 LED 식각 시장에서도 플라스마 식각장비 기술력도 갖추고 있어 수혜가 예상된다"고 평가했다. 주가는 올해 초보다 두 배가량 오른 8000원대에 근접하고 있다.

향후 TSV 등으로 인해 웨이퍼가 얇아짐에 따라 레이저 마킹, 절단 장비 등도 주목된다.

레이저 광원을 보유한 레이저 장비업체인 이오테크닉스가 대표적이다. 이 회사의 올 예상 매출액은 3055억원(36%), 영업이익 619억원(44%) 규모다.

강태신 KB투자증권 연구원은 "반도체 설비투자 감소로 인한 역성장에서 벗어나 본격적인 매출 증가세를 보이고 있다"며 "레이저 광원 원천기술부터 수직계열화를 이룬 상태로 제품 개발 및 시장 확대에 빠르게 대처할 수 있을 것"이라고 했다.

케이씨텍은 반도체 TSV 기술 상용화 및 3D(3차원)낸드가 본격화하면서 CMP 장비 수주가 늘어날 것으로 예상된다.

올 매출액 3000억원(6%), 영업이익 390억원(26%)으로 추정된다.

장정훈 삼성증권 연구원은 "전량 수입에 의존하던 핵심 공정장비 중 하나인 CMP 장비를 국산화하면서 실적 모멘텀과 시장 프리미엄을 갖춘 반도체 장비주로 평가된다"고 말했다.

 

skjung@fnnews.com 정상균 기자